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高性能SERDES及其在CPRI接口的应用分析(下)

发布时间: 2012-08-10 10:00:05     来源: EDA中国

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1    TLK3132在CPRI接口的应用

为了处理射频模块拉远技术中基带单元和射频单元的光纤链接,国际上成立两个标准化组织:一个是CPRI (Common Public Radio Interface),在2003年由华为、爱立信、NEC、西门子和北电发起成立的组织,致力于基带、射频接口的标准化;另一个是OBSAI (Open Base Station Architecture Initiative),由诺基亚、LG电子、三星电子等成立的联盟。二者都定义了使基带和射频分离的标准化接口,也就是将宏基站分为基带单元BBU和远端射频单元RRU两部分,BBU和RRU之间传送I/Q数据和控制管理数据,其信号格式就是CPRI或者OBSAI所定义的标准接口。本文以CPRI接口为例,详解TLK3132在射频模块拉远技术中的应用。
 
1.1 CPRI接口
CPRI接口在传输用户界面定义了物理层layer1和数据链路层layer2两层协议。在物理层中,将上层接入点的数据进行串并/并串转换,以及物理层的编解码(CPRI接口推荐采用8B/10B,遵循IEEE 802.3 2005 Clause36建议);在数据链路层,对上层接入点的I/Q数据、物理层协议数据、网络协议数据(包括以太网数据、高层数据链路协议数据)和厂家自定义的控制信息等进行相应的处理。
目前CPRI有三种建议的链路速率,分别是614.4Mbps、1228.8Mbps、2457.6Mbp。在发送侧,把I/Q数据、控制协议信息、同步信息等复用为CPRI帧结构信息,经过物理层的8B/10B编码后,通过光纤长距离传播(几公里到几十公里);在接收侧,CPRI帧信号经过串并转换后经过8B/10解码成相应的I/Q数据和控制协议信息,交由上层数据链路处理。

CPRI帧分成基本帧单元和超帧单元。基本帧单元的帧频是3.84MHz,包括16个字(表示为W=0…15,其中W0为控制字,后15个字为I/Q数据),根据不同的链路速率,字的长度分别为8bits、16bits(如图7所示)、32bits。超帧单元是由256个基本帧单元组成,其中,第1个基本帧单元里的控制字写入K28.5标志作为超帧的同步控制信息,其余的255个基本帧单元里的控制字包含控制和管理字(C&M)、厂商自定义控制字等,并预留一些控制字。
 
图7 线速率1228.8Mbps的CPRI基本帧结构
在高速数据链路通信中,抖动指标是非常关键的,CPRI接口相应推荐了高速串行信号的眼图和抖动规格。在SERDES发送侧,CPRI要求的眼图模板如图8所示。
 
图8 CPRI接口发送输出眼图模板(E.x.LV)
    表1 E.6.LV, E.12.LV and E.24.LV发送器AC定时规格(参考资料CPRI Specification V2.0)

 
在CPRI接口的实现中,TLK3132完成高性能的串/并、并/串转换,以及CPRI帧的同步和8B/10B编解码,即CPRI接口物理层的相关功能实现。

1.2 应用例子
根据前面关于TLK3132的器件特点分析和CPRI接口介绍,TLK3132可以很好地满足CPRI接口的应用要求,图8是TLK3132在CPRI链路中的一个典型功能框图:TLK3132接收来自光电转换后的高速串行电信号,经串并转换后,提取相应控制字符和有效字符并进行8B/10B解码,送给ASIC或FPGA进行CPRI解帧处理;同时,也接收来自ASIC/FPGA的CPRI帧信号,进行相应的8B/10B编码后送给SERDES Core完成并串转换。
 
在该电路中,TLK3132恢复时钟送给PLL作为参考时钟,同时其参考时钟又来自PLL的输出时钟。为保证内部CDR可靠工作,TLK3132要求参考时钟跟输入高速串行数据的频偏控制在+/-200PPM以内,因此外围PLL在失锁情况下,必须保证本地振荡器的自由振荡频率要足够稳定,通常建议采用基于压控晶振的时钟方案。
 
图8 TLK3132在CPRI接口的典型应用
下面例子说明如何通过MDIO设置TLK3132相关寄存器的软件配置。假设:CH0和CH1通道串行速率分别为1228.8Mbps和2457.6Mbps、并行接口采用SDR接口并工作在NBI模式、使能内部8B/10B编解码器、差分参考输入122.888MHz时钟,内部抖动滤除锁相环关闭,则在TI的TLK3132评估板上参考软件配置如下。
 
START
CLAUSE 22 //选择CLAUSE 22模式
SETPHYADD(00) //选择物理地址0
WRITE(00, 8000) //软件复位芯片,即对所有寄存器进行复位
READ(11, 3590, FFFF) // 验证MDIO 功能是否正常
WRITE(1E, 9100) //把0x3FF0写入0x9100寄存器,差分参考输入作为SERDES Core的参考时钟
WRITE(1F, 3FF0)
WRITE(1E, 9000) //高频倍频器的倍频系数设为10
WRITE(1F, 1515)
WRITE(1E, 9001) //设置CH0为1/2速—1228.8Mbps、CH1为全速—2457.6Mbps
WRITE(1F, 6060)
WRITE(10, 8400) //并行接收时钟选择各自通道的恢复时钟
WRITE(11, B197)  //并口为SDR且工作在NBI模式、上升沿打数据、8B/10B使能
WRITE(1E, 9002) //设置CH0通道接收为交流耦合、自适应均衡
WRITE(1F, 1005)
WRITE(1E, 9004) //设置CH1通道接收为交流耦合、自适应均衡
WRITE(1F, 1005)
WRITE(1E, 900A) //设置CH0通道串行发送端的摆幅为1000mV,去加重为9.52% (0.87dB)
WRITE(1F, 0B21)
WRITE(1E, 900C) //设置CH1通道串行发送端的摆幅为1000mV,去加重为9.52% (0.87dB)
WRITE(1F, 0B21)
WRITE(10, 8C00) //数据通道复位
PAUSE(100) //等待芯片配置生效
WRITE(1E, 901B) //检查SERDES Core内部锁相环是否锁定
READ(1F, 0011, 0011)
STOP

1.3 实验测试
由于串行口速率高达1228.8Mbps和2457.6Mbps,对PCB的layout提出较大的挑战。同时TLK3132具有非常优秀的损耗补偿能力,可以调整最佳的去加重补偿等级,以得到最佳的信号完整性性能。
 
在3.2节的例子中,反复发送K28.5字节数据,实际测试到的TLK3132发送端眼图如图9和图10(分别对应的串行速率为1228.8Mbps和2457.6Mbps),抖动主要来源于随机噪声,眼宽均在0.9UI以上,具有非常优越的抖动性能(通过适当调整去加重能力补偿传输线FR4的损耗,以提高SI性能)。
 
图9 1228.8Mbps发送侧眼图(经5inches FR4走线,调整了最优的去加重补偿)
 
图10 2457.6Mbps发送侧眼图(经5inches FR4走线,调整了最优去加重

2   总结
TLK3132是一款低功耗、低抖动、低成本、高性能的多速率收发器,灵活的内部模块配置功能使其广泛地应用于高速串行通信。
 
为了降低无线网络的组网成本和提高覆盖范围,射频拉远技术广泛应用在3G网络建设,可把原基站内的基带单元和射频单元通过标准化接口(如CPRI等)进行分离,达到一处机房多处天线配置的网络布局,以减少运营商对固定机房的投资。作为CPRI接口实现的一个关键技术—高速串并/并串收发器,TLK3132提供非常优越的SI性能、标准的8B/10B和通道同步处理、灵活的片内时钟产生和分布等,完全能满足高可靠、多速率的CPRI接口标准要求。

关键字 : CPRI SERDES 高性能 应用 接口 
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