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嵌入式可重构的多DSP图像并行处理系统

发布时间: 2012-07-10 10:39:50     来源: EDA中国

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引 言

  随着多媒体图像处理应用的迅速发展,体积小、重量轻、结构灵活、处理能力强的嵌入式数字图像处理系统在工业、医学等方面都有越来越广泛的需求。实时性高、计算复杂、数据量大是图像处理系统面临的重大挑战。并行计算是提高处理速度最有效的技术之一,图像并行处理技术为提高图像处理效率提供了广阔的空间。图像并行处理包括并行算法和多处理器并行硬件系统,图像处理并行算法的执行效率依赖于多处理器系统的硬件结构。通常,一种并行结构只适合于一类并行算法的映射。

  20世纪90年代至今,图像并行处理技术一直是图像处理领域研究的热点之一。参考文献分别对并行处理结构及其实现方法进行了探讨,提出了流水结构、分列并行等很有价值的硬件并行结构框架。目前,图像并行处理结构设计面临的主要问题可以概括为两个方面:

  ①图像并行处理硬件结构复杂,在实际应用中图像处理结构的开发周期长、成本高;

  ②面向图像处理算法的硬件结构针对性设计方法导致图像处理平台的可重用性差,调整、扩展和升级困难。

  本文构建的可重构并行计算系统可以通过配置可重构处理单元来满足不同应用的计算要求。这样的系统使图像处理结构设计与图像处理的算法设计分离,具有很高的性能并且结构灵活,能大大提高图像处理并行算法的执行效率和加速比。

  1 传统图像并行处理技术

  1.1 图像并行处理系统概述

  目前,用于嵌入式图像处理系统的高速器件主要是DSP和FPGA。处理核心的合理选用是影响并行系统处理能力的一个关键因素。

  并行处理的目的是通过采用多个处理单元同时处理输入信息来缩短任务的执行时间。在任务和算法确定的情况下,Amdahl定律可表明:加速比与任务并行度和处理单元个数密切相关。在任务并行度一定的情况下,增加处理单元所获得的加速比有一个极限值,任务的并行度制约着并行处理机的性能。

  在实际应用中,还必须考虑各个处理单元之间的数据交换和同步时间。由于比串行程序执行增加了数据通信和同步等待等开销,因此当加速比Sp如图1所示,在增加处理单元和任务细粒度化的同时将带来总通信量的增加,影响了Sp的增加并导致Eff呈下降趋势。

并行效率随p变化示意图

  1.2 并行计算硬件体系结构

  并行计算处理单元之间的网络结构大致可分为2种:一种是共享总线或共享存储器系统,称为“紧耦合式并行系统”,如图2所示;另一种是各处理单元有独立的数据存储器而通过通信口相连的分布式并行系统,称为“松耦合式系统”,如图3所示。

共享总线系统

分布式并行系统

  两种并行计算体系结构的比较如表1所列。

两种并行计算体系结构的比较

  1.3 并行算法到并行结构的映射

  一个任务要在多处理机系统上得到处理,首先必须将其分解成一些子任务,再由多处理系统中的各处理机分别处理这些子任务,协同完成该任务。如图4所示,并行算法在并行硬件系统上的应用是一个映射过程。一类并行算法依赖于适合的并行网络结构才能高效率地运行。

并行算法到并行结构的映射示意图

  导致并行算法与并行结构不匹配的原因主要有2个:一是欲把一个系统上开发的并行算法用于另一个系统上;二是由于问题内在的并行性,使并行算法与并行结构不匹配。

  常用图像处理算法的特点及适用的并行处理结构分析如表2所列。

常用图像处理算法的特点及适用的并行处理结构分析

  综上所述,传统的共享总线系统与分布式并行系统分别适用于不同的图像并行处理算法。分布式并行系统的不同连接方式之间也有较大的差异。并行算法的高效率运行依赖于并行硬件拓扑结构的支持,某种硬件结构只适合一类并行算法。一般情况,一个图像处理任务是多个算法的集合,并行系统单靠某种固定结构无法适应所有的并行算法,这就给图像处理系统带来了问题。当并行硬件拓扑结构不适合并行算法时,系统的性能和算法执行效率都会受到影响,需要对并行硬件结构做出改进和完善。

  2 可重构数字图像并行处理系统

  2.1 可重构处理系统的组成

  可重构计算是指基于可改变(可动态改变)的硬件,以硬件适应算法(即可重构特性)、硬件定制和硬件并行的方式实现计算。可重构处理系统结合了可重构硬件处理单元和软件可编程处理器,系统允许对可重构处理单元进行配置以满足不同应用的具体计算要求。

  如图5所示,可重构处理系统的组成基本相同,即通用处理器(阵列)、可重构资源(阵列)、存储器(阵列)、公用存储器、系统接口等。面向图像处理的可重构系统在器件选用上通用处理器可采用适合图像处理的高性能DSP阵列。

可重构处理系统的组成

  2.2 可重构数字图像并行处理系统的优点

  可重构数字图像并行处理系统有以下优点:

  ①FPGA内部的逻辑功能可以在系统运行过程中动态重载,使系统可以实现多DSP之间拓扑的灵活改变以适应各种并行算法的需求,使算法执行效率达到最高。静态重构和动态重构使系统相比传统固定系统具有很强的通用性和适应性。

  ②系统的“多DSP+FPGA”结构能将系统任务划分成适合FPGA处理的低层信号处理和图像预处理部分及适合DSP处理的算法,便于发挥两者的优势;且FPGA可通过软件适应不同时序格式的数字图像,使得系统具有很高的性能和灵活性。

  3 系统设计实例

  3.1 系统硬件结构

  基于TI公司C6000系列DSP和Xilinx公司Spartan一3系列FPGA,构建基于图像的点源目标识别系统,对在线可重构数字图像并行处理系统的可实现性和性能进行验证。

  硬件结构如图6所示。图像输入FPGA—P,各DSP分别外扩一片双口RAM,且将总线EMIFA接到FPGA—P。FPGA—P可用来完成图像时序处理、图像数据的转换、图像滤波等预处理工作,且可以灵活地将处理后的图像数据保存到大容量公用数据存储器SRAM中,并将各DSP访问的仲裁逻辑或分配保存到各DSP外扩的双口RAM中。这种结构使系统可以轻松地适应多路图像输入。

硬件结构

  DSP阵列可以并行完成各种图像处理算法。FPGA-C建立起DSP间的通信链路且暂存各DSP的处理结果。构建通信链路的方法有:用FPGA—C在两DSP之间构造FIF0或小容量双口RAM,构建EMIF—HPI通路等。DSP-M可以根据算法需求通过McBSP在线配置FPGA—C,FPGA—C的配置文件存放在DSP—M外扩的Flash中,这样就实现了DSP对FPGA的在线可重构。同时,DSP-M扩展了USB、PCI、McBSP等多种接口用来输出图像处理结果。

  3.2 实验及结果分析

  系统用于实现4路分辨率为256×256、帧频为50 Hz的8位图像(如图7所示)的移动点源目标识别。

噪声与干扰下的目标图像

  处理过程包括图像时序采集、转换,图像滤波,去除噪声,姿态融合和目标识别等环节。图像分配和算法执行所需平均时间仅为9.5 ms。

  若用共享总线系统来实现,则多路图像数据的存储和分配以及处理器之间的通信将消耗大量时间,大大降低系统效率。若用分布式并行系统来实现,则姿态和多路图像的综合处理会给某一个处理器带来很大的通信量和运算量。将实验中的图像处理任务在同等规模的3种系统上分别实现,执行时间如图8所示。

各种并行系统任务执行时间

  如图9所示,这些不同形式的计算系统是性能和通用性的不同折衷。可重构算系统代表了介于ASIC和通用处理器之间的计算途径,在通用性和性能上都优于传统的硬件系统。图像处理中数据量大、算法复杂,与其他计算技术相比,可重构计算能充分发挥出效率优势。可重构系统具有很多优点,但重构延迟和软硬件划分问题是应用中需要重点考虑的问题。

硬件设计通用性和性能示意图

  结 语

  传统固定结构并行图像处理系统不能适应多种图像处理并行算法。而可重构数字图像并行处理系统数据流和结构组织灵活,适于模块化设计,能大大提高并行算法的执行效率;有较强的通用性,同时其开发周期较短,易于维护和扩展。可重构数字图像并行处理系统为多媒体图像处理提供了一个非常有价值的发展方向。

关键字 : 处理系统 图像 嵌入式 DSP 
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