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  • Synplify快速入门(华为)
  • 2013-07-12
  • 24943次
  • Synplify快速入门
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  • FPGA开发全攻略_下
  • 2013-07-10
  • 15032次
  • arnter和iSuppli公布的数据显示:2008年,全球半导体整体销售出现25年以来首次萎缩现象,但是,可编程器件却还在保持了增长,预计2008年可编程逻辑器件(PLD)市场销售额增长7.6%,可编程器件的领头羊美国供应商赛灵思公司2008年营业收入预计升6.5%!在全球经济危机的背景下,这是非常骄人的业绩!也足见可编程器件在应用领域的热度没有受到经济危机的影响!这可能也解释了为什么那么多工程师对可编程器件感兴趣吧。在
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  • FPGA开发全攻略--- 上
  • 2013-07-10
  • 24239次
  • 2008年年初,某著名嵌入式系统IT公司为了帮助其产品售后工程师和在线技术支持工程师更好的理解其产品,举行了ASIC/FPGA基础专场培训.由于后者因为保密制度而只能接触到板级电路图和LAYOUT,同时因ASIC/FPGA都是典型的SoC应用,通常只是将ASIC/FPGA当作黑盒来理解,其猜测性读图造成公司与外部及公司内部大量的无效沟通.培训结束后,参与者纷纷表示ASIC/FPGA的白盒式剖析极大提高了对产品的理解,有效解决了合作伙伴和客户端理解偏异性问题,参加培训的工程师小L表示:“FPGA同时拥有强大的处理功能和完全的设计自由度,以致于它的行业对手ASIC的设计者在做wafer fabrication之前,也大量使用FPGA来做整个系统的板级仿真,学习FPGA开发知识不但提升了我们的服务质量从个人角度讲也提升了自己的价值。”
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  • Stellamar Xilinx XC3S400AN数字ADC音频评估方案
  • 2013-07-07
  • 2041次
  • Stellamar Xilinx XC3S400AN数字ADC音频评估方案
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  • Verilog实例代码
  • 2013-06-20
  • 2692次
  • Verilog实例代码
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  • FPGA工程师面试试题集锦
  • 2013-06-20
  • 7534次
  • FPGA工程师面试试题集锦
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  • Xilinx ISE9.1完整中文教程
  • 2013-06-19
  • 7935次
  • Xilinx ISE9.1完整中文教程
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  • Verilog HDL语言教程第十三章--语法参考
  • 2013-04-26
  • 2852次
  • 本附录提供了Verilog HDL 语言的所有语法。
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  • verilog HDL语言教程第十二章--建模实例
  • 2013-04-26
  • 2313次
  • 本章给出了一些用Verilog HDL编写的硬件建模实例。
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  • Verilog HDL语言教程第十一章--验证
  • 2013-04-26
  • 2631次
  • 本章介绍了如何编写测试验证程序(test bench)。测试验证程序用于测试和验证设计的正 确性。Verilog HDL提供强有力的结构来说明测试验证程序。
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  • verilog HDL语言教程第十章--其他论题
  • 2013-04-26
  • 2317次
  • 本章讲述诸如函数、任务、层次结构、值变转储文件和编译程序指令等多种论题。
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  • Verilog HDL语言教程第九章--结构建模
  • 2013-04-26
  • 2400次
  • 本章讲述Verilog HDL中的结构建模方式。结构建模方式用以下三种实例语句描述: • Gate实例语句 • UDP实例语句 • Module实例语句 第5章和第6章已经讨论了门级建模方式和U D P建模方式,本章讲述模块实例语句。
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  • Verilog HDL语言教程第八章--行为建模
  • 2013-04-26
  • 2361次
  • 在前几章中,我们已经介绍了使用门和U D P实例语句的门级建模方式,以及用连续赋值 语句的数据流建模方式。本章描述Verilog HDL中的第三种建模方式,即行为建模方式。为充 分使用Verilog HDL,一个模型可以包含所有上述三种建模方式。
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  • Verilog HDL语言教程第七章--数据流模型化
  • 2013-04-26
  • 2211次
  • 本章讲述Verilog HDL语言中连续赋值的特征。连续赋值用于数据流行为建模;相反,过 程赋值用于(下章的主题)顺序行为建模。组合逻辑电路的行为最好使用连续赋值语句建模。
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  • verilog HDL语言教程第六章--用户定义的原语
  • 2013-04-26
  • 2244次
  • 在前一章中,我们介绍了Verilog HDL提供的内置基本门。本章讲述Verilog HDL指定用户 定义原语U D P的能力。 U D P的实例语句与基本门的实例语句完全相同,即U D P实例语句的语法与基本门的实例 语句语法一致。
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  • Verilog HDL语言教程第五章--门电平模型化
  • 2013-04-26
  • 2411次
  • 本章讲述Verilog HDL为门级电路建模的能力,包括可以使用的内置基本门和如何使用它们来进行硬件描述。
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  • Verilog HDL语言教程第四章--表达式
  • 2013-04-26
  • 2344次
  • 操作数可以是以下类型中的一种: 1) 常数 2) 参数 3) 线网 4) 寄存器 5) 位选择 6) 部分选择 7) 存储器单元 8) 函数调用
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  • Verilog HDL语言教程第三章--Verilog语言要素
  • 2013-04-26
  • 2208次
  • 本章介绍Verilog HDL的基本要素,包括标识符、注释、数值、编译程序指令、系统任务 和系统函数。另外,本章还介绍了Ve r i l o g硬件描述语言中的两种数据类型。
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  • Verilog HDL语言教程第二章--HDL指南
  • 2013-04-26
  • 2213次
  • HDL指南讲解Verilog语言的相关概念: 1.模块 2.时延 3.数据流描述方式 4.行为流描述方式 5.结构化流描述方式 6.混合设计流描述方式 7.设计模拟
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  • Verilog HDL语言教程第一章--Verilog HDL语言的发展历史和它的主要能力
  • 2013-04-26
  • 2559次
  • Verilog HDL是一种硬件描述语言,用于从算法级、门级到开关级的多种抽象设计层次的 数字系统建模。被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之 间。数字系统能够按层次描述,并可在相同描述中显式地进行时序建模。
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